Как в VHDL внести задержку на время прохождения сигнала через одну ячейку?

[Alexander Borovsky]

--

На AHDL было понятно, LCELL а тут как поступать? Ногами не пинать, просто
нужно по фронту входного сигнала сформировать коротенький пичок.
на AHDL было так:
WrAdd = (lcell(EnSP) $ EnSP )& EnSP;
А как на VHDL?


San.

[Ilia Tarasov]

Mon Apr 25 2005 19:25, Alexander Borovsky wrote to All:

AB> Hа AHDL было понятно, LCELL а тут как поступать? Hогами не пинать, просто
AB> нужно по фронту входного сигнала сформировать коротенький пичок.
AB> на AHDL было так:
AB> WrAdd = (lcell(EnSP) $ EnSP )& EnSP;
AB> А как на VHDL?

Очень сильное впечатление, что это хак. Может быть, все-таки сделать честно -
через счет импульсов? Hо вообще - если clk вход, а q выход, то возможно так:

pulse <= '1' when clk = '1' and q = '0' else '0';

Однако же вся эта конструкция держится только на том факте, что от clk до q
будет задержка. Чтобы она развалилась, может оказаться достаточно
перезапустить place&route.

bye