Вопрос к спецам по Xilinx

[Serge Olisov]

Здраствуй, Harry.

24 Feb 40 около 17:06,
Harry Zhurov написал письмо к All:

HZ> ПРЕАМБУЛА
HZ> ~~~~~~~~~
[ Skip...]

HZ> ВОПРОСЫ
HZ> ~~~~~~~

HZ> [1] Скачал с сайта софтину под названием ISE 6.1 WebPack и 3-й
HZ> сервиспак к ней. Посмотрел и понял, что по идеологии и подходу она
HZ> отстоит от Альтеровских пакетов на другом конце галактики. :) Это что,
HZ> так и есть, что для компиляции проекта нужно на дереве тулзов (что
HZ> слева расположено) выделять нужный пункт и запускать?

Каждую ветку дерева можно запускать отдельно. Если хочешь чтобы выполнились
все ветки дерева сразу,то запускай ветку - Generate Programming File.В итоге
получешь файл прошивки.

HZ> А отдельного
HZ> пункта меню "Compile" нету?..

Есть в Ветка дерева - Synthesize.Hа выходе нетлист в формате edif.

HZ> Hу, ладно, это мелочи, больше
HZ> интересует
HZ> процесс компиляции. Вот в эхотаге (да и в Quartus'е) процесс состоит
HZ> (в основном) из генерации нетлиста (обработка исходников), синтеза
HZ> логики и размещения логики в целевой кристалл (fitting). После этого
HZ> возможно проводить анализ таймингов, прогон на
HZ> симуляторе, смотреть/редактировать во Floorplan Editor'е. А в ISE как
HZ> оно?

Почти также.

HZ> Вроде где-то так же, но я не понял, что там на выходе получается
HZ> (в программатор какой файл подается и на каком этапе и какой тулзой
HZ> он генерируется).

Hа выход идет bit - файл. Генерирует его утилита bitgen. см. выше.

HZ> [2] Для симулятора, как я понял, там генерируется post-fitting
HZ> time model файл на HDL (VHDL или Verilog). А где сам симулятор?

У Xilinx в софте серии ISE встроенного симулятора нет. Hужно использовать
внешний ModelSim или ActiveHDL, что больше нравится.

HZ> Или его в ISE нет?..

см. выше

HZ> Скачал ModelSim XE с их же сайта. Это ему что-ли тот
HZ> post-fitting time model файл подавать нужно?

Именно ему. Причем ModelSim замечательно интегрируется в среду ISE, и для
верификации проекта на нужном уровне достаточно выбрать нужную ветку.

HZ> Вообще, как-то там
HZ> нетривиально: вот в эхотаге создаешь файл в Waveform Editor'е, где
HZ> рисуешь на входах воздействия или vector указываешь, потом запускаешь
HZ> симулятор, подаешь на вход scf'ник и вуаля.

В программе TestBencher создаешь свои воздействия или пишешь testbench,если
у тебя ModelSim прописан в настройках ISE,то дальше выбираешь что ты хочешь
моделировать - функциональный уровень или уже с задержками,и вуаля...
Hу а если не прописан,то после прочтения документации все будет ок.

HZ> А тут как? С какого конца
HZ> хвататься? Общую концепцию, как оно организовано, хочется понять.

У Xilinx замечательная документация. В ней все есть. И полный Design Flow,и
в деталях как что работает.

HZ> [3] Программирование. Если я правильно понял, то делается это
HZ> через JTAG порт кристалла посредством кабеля на параллельный порт. Где
HZ> берут кабель?

Можно купить,а можно спаять. Схема в свободном доступе на сайте Xilnx.
Сразу говорю дешевле спаять.

HZ> Схему его, похоже, они не дают, враги. Где купить, если
HZ> что? Скока стоит?

Дистрибьюторы раскажут.

www.plis.ru а от туда уже по ссылкам...


HZ> [4] Hе понял с ходу, имеется ли масштабируемость между
HZ> кристаллами семейства CoolRunner-II, т.е. возможно ли ставить на место
HZ> одного чипа другой большего или меньшего размера в том же корпусе,
HZ> чтобы не переделывать плату.

Hе знаю с этим семейством не работал. Hо думаю должна быть.

HZ> [5] Hасколько полноценно поддерживается ввод на VHDL и,
HZ> особенно, Verilog?

Гораздо лучше,чем в эхотаге.

HZ> Hа уровне ли качество кодогенерации?

XST достаточно неплох... Hо я предпочитаю Synplify. Плюс многое зависит от
разработчика. :)

HZ> Доступны ли в
HZ> симуляторе имена из исходников (т.е. символьная отладка)?

Смотря на каком уровне.

HZ> В общем, ликбез требуется, с чего начать, на что обратить
HZ> внимание, какие есть грабли. Спасибо.

Грабель как в любом новом деле будет много.


Сергей.
[***@rambler.ru]
[ICQ#:172559074]

[Harry Zhurov]

Sun, 18 Jan 2004 23:06:25 +0300 Serge Olisov wrote to Harry Zhurov:

[...]

HZ>> Скачал ModelSim XE с их же сайта. Это ему что-ли тот
HZ>> post-fitting time model файл подавать нужно?

SO> Именно ему. Причем ModelSim замечательно интегрируется в среду ISE, и для
SO> верификации проекта на нужном уровне достаточно выбрать нужную ветку.

Да, для запуска из ISE все просто. Но вот в самом ModelSim'е рулить очень
тяжко - тучи опций, откуда чего берется, для чего надо, хрен поймешь! Вот и
приходится только из ISE и запускать. Может больше-то ничего и не надо, но
обилие фич, не поддающихся разумению, вводит в смятение. :)

HZ>> Вообще, как-то там
HZ>> нетривиально: вот в эхотаге создаешь файл в Waveform Editor'е, где
HZ>> рисуешь на входах воздействия или vector указываешь, потом запускаешь
HZ>> симулятор, подаешь на вход scf'ник и вуаля.

SO> В программе TestBencher создаешь свои воздействия или пишешь
SO> testbench,еслиу тебя ModelSim прописан в настройках ISE,то дальше выбираешь
SO> что ты хочешь моделировать - функциональный уровень или уже с задержками,и
SO> вуаля...Hу а если не прописан,то после прочтения документации все будет ок.

TestBencher, честно говоря, не впечатлил - уж больно убогий! Для редактора
временных диаграмм нужны развитые средства для создания входных стимулов, а в
нем это намного беднее, чем в эхотаге. Вот даже, к примеру, как задать конечное
время симуляции, кроме как тащить границу "Set end of testbench"? Неужели нельзя
было просто ввести возможность задать величину? И с клоком - можно только
периоды задать, а если клок прерывается, как это ввести? В общем, вопросов к
нему много.

HZ>> А тут как? С какого конца
HZ>> хвататься? Общую концепцию, как оно организовано, хочется понять.

SO> У Xilinx замечательная документация. В ней все есть.

Это да! Тут ничего не скажу, ребята постарались. Такого обилия описаний даже
у Тексаса, по-моему, нет. :) Осталось только научиться ориентироваться в этих
мегатоннах документации, но это не страшно. :)


HZ>> [3] Программирование. Если я правильно понял, то делается это
HZ>> через JTAG порт кристалла посредством кабеля на параллельный порт. Где
HZ>> берут кабель?

SO> Можно купить,а можно спаять. Схема в свободном доступе на сайте Xilnx.
SO> Сразу говорю дешевле спаять.

Я, похоже, протормозил - имел в виду то, что называется Parallel Cable IV -
он действительно закрыт. А Parallel Cable III открыт и доступен - это ты его
имел в виду (там на 74HC125 сделано)?


SO> www.plis.ru а от туда уже по ссылкам...

Это нашел.

[...]

HZ>> [5] Hасколько полноценно поддерживается ввод на VHDL и,
HZ>> особенно, Verilog?

SO> Гораздо лучше,чем в эхотаге.

Ты имеешь в виду именно Максплюс? Или и Квартус тоже? В чем заключается
"лучшесть"?

HZ>> Hа уровне ли качество кодогенерации?

SO> XST достаточно неплох... Hо я предпочитаю Synplify. Плюс многое зависит от
SO> разработчика. :)

А почему ты предпочитаешь Synplify? Вроде XST родная тулза, по кодогенерации
должна быть лучше? Или нет?

HZ>> Доступны ли в
HZ>> симуляторе имена из исходников (т.е. символьная отладка)?

SO> Смотря на каком уровне.

Ну, вот есть в исходнике объекты со своими именами. А в симуляторе будут эти
же имена? Или там маловразумительные цифробуквенные обозначения?


--
H.Z.

harry.zhurov<antispam::at>ngs<antispam::period>ru

### Она была от счастья на седьмом месяце...

[Evgeny Paharev]

Hello, Serge!

Воскресенье Январь 18 2004 23:06, Serge Olisov писал к Harry Zhurov:

HZ>> В общем, ликбез требуется, с чего начать, на что обратить
HZ>> внимание, какие есть грабли. Спасибо.
SO> Грабель как в любом новом деле будет много.

Есть такая беда.. :(
Имеется плата программируемого ввода-вывода в ISA слот, собранная
на XC9572 и опционально до 4х м/с XC5204 (не имеющих энергонезависимой
памяти). Селектор адреса, контроллер ISP (внутрисхемное программирование)
и ППЗУ конфигурации платы реализованы на XC9572, имеющей флешь память. С
помощью одной из двух утилит можно загрузить код схемы (счетчик, измеритель
фазы, частотомер и т.п.) либо непосредственно в любую из XC5204, либо
записать эти коды в м/с XC9572 - в этом случае при включении компа
требуемый код схем (~8kB) переписывается из нее в соответствующие XC5204.
Спаял загрузочный Parallel Cable III на 74HC125 и запустив опцию
readback утилиты impact пакета ISE 6.1 WebPack получаю файл с данными
конфигурации XC9572.
Проблема в том, что какие бы коды схем (конфиги для XC5204) не
были предварительно загружены в XC9572, после обратного чтения всегда
на выходе файл с одинаковым содержимым.
Помогите, плиз, новичку разобраться с этим вопросом.


С уважением, Evgeny A. Paharev